Design of a digital core for a c1g2 rfid sensor tag

Resumen

El uso de sistemas de identificación por radiofrecuencia, conocidos como sistemas RFID, es una solución habitual para aplicaciones que requieren identificación rápida de objetos. Entre estos sistemas, cabe destacar los sistemas RFID pasivos UHF de largo alcance, en los que los tags se alimentan a partir de la energía emitida desde el reader. Dado que estos tags no necesitan llevar una batería, ni requieren de mantenimiento alguno, estos sistemas llegan a ser suficientemente baratos como para incorporarlos en una gran variedad de aplicaciones. Recientemente, se está proponiendo integrar sensores de bajo consumo en estos sistemas. De esta forma, el reader, además de identificar los objetos, puede acceder a información sobre el estado de los mismos. Para poder integrar estos sensores RFID en redes ya existentes, es conveniente cumplir el estándar más extendido para este tipo de comunicación: EPC Class-1 Generation-2 (C1G2). Dado que el estándar C1G2 está diseñado específicamente para aplicaciones de identificación, es necesario definir un método en el que la integración de sensores en los tags se realice de forma completamente compatible con el estándar y con los readers comerciales. Además, dado que la energía disponible en el tag es limitada, es necesario optimizar todos los bloques del sensor RFID para que tengan un bajo consumo de potencia. Este trabajo de investigación se centra en el diseño de un control digital para sensores RFID C1G2. Para integrar los sensores en el estándar, se propone direccionar parte de la memoria del banco de usuario al valor del sensor. Dado que el acceso a memoria ya está definido en el estándar, es posible acceder al valor del sensor mediante comandos ya existentes. Por lo tanto, este método permite integrar el sensor de forma completamente transparente a la red EPC subyacente. Para reducir el consumo de potencia del control digital, es necesario seleccionar una frecuencia de reloj baja y aplicar soluciones de power management. En este trabajo analizamos las restricciones que el estándar impone sobre la señal de reloj. A partir de estas restricciones obtenemos la mínima frecuencia de reloj que permite cumplir el estándar para distintas arquitecturas. Por otro lado, el hecho de implementar power management e integrar sensores en el sistema hace que el consumo del tag varíe en el tiempo de forma considerable. Con el fin de analizar los efectos causados por esta variabilidad, se lleva a cabo un estudio energético del sistema. De este estudio se deduce que, para maximizar el alcance del sistema, es necesario seleccionar adecuadamente el valor de la capacidad de alimentación. Se presenta un modelo energético del tag que permite obtener el valor óptimo para esta capacidad. Este trabajo presenta un diseño completo del control digital del tag en el que se tienen en cuenta los resultados de los análisis previos. Se propone un método de power management adecuado al control digital del sensor RFID. Además, se propone integrar una memoria cache para evitar tener que aumentar el consumo del tag accediendo a memoria en los intervalos de tiempo más críticos. Finalmente, se presentan resultados de rendimiento del diseño.