SpeEding up Pipelined Circuits through a Combination of Gate Sizing and Clock Skew Optimization

  1. Sathyamurthy, H.
  2. Sapatnekar, S.S.
  3. Fishburn, J.P.
Revista:
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems

ISSN: 0278-0070

Año de publicación: 1998

Volumen: 17

Número: 2

Páginas: 173-182

Tipo: Artículo

DOI: 10.1109/43.681267 GOOGLE SCHOLAR
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