A geometric programming-based worst case gate sizing method incorporating spatial correlation

  1. Singh, J.
  2. Luo, Z.-Q.
  3. Sapatnekar, S.S.
Revista:
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems

ISSN: 0278-0070

Any de publicació: 2008

Volum: 27

Número: 2

Pàgines: 295-308

Tipus: Article

DOI: 10.1109/TCAD.2007.913391 GOOGLE SCHOLAR
Font de les dades: Scopus