A geometric programming-based worst case gate sizing method incorporating spatial correlation

  1. Singh, J.
  2. Luo, Z.-Q.
  3. Sapatnekar, S.S.
Zeitschrift:
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems

ISSN: 0278-0070

Datum der Publikation: 2008

Ausgabe: 27

Nummer: 2

Seiten: 295-308

Art: Artikel

DOI: 10.1109/TCAD.2007.913391 GOOGLE SCHOLAR
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